CISC vs RISC: Suitablity pour Pipelining

RISC architectures se prêtent davantage à pipelining que CDCI architectures pour de nombreuses raisons. Que des architectures RISC ont un plus petit ensemble d'instructions que le SCRC architectures dans une architecture pipeline du temps nécessaire pour récupérer et décoder pour les architectures CISC est imprévisible.
La différence de longueur d'instructions avec le SCRC gênera le chercher sections décodage d'un pipeline, une instruction seul octet suivant une instruction de 8 octets devront être traitées afin de ne pas ralentir l'ensemble du pipeline. En RISC architectures, le chercher et décoder cycle est plus prévisible et la plupart des instructions ont une longueur similaire.

CDCI architectures par leur nom même aussi avoir des instructions plus complexes avec des modes complexes d'adressage. Cela rend l'ensemble du cycle de traitement d'une instruction plus complexe. Pipelining exige que l'ensemble chercher à exécuter le cycle peut être divisé en étapes où chaque étape n'interfère pas avec l'autre et chaque instruction peut être faire quelque chose à chaque étape. RISC architectures en raison de leur simplicité et leur petit ensemble d'instructions sont simples à diviser en plusieurs étapes. CDCI avec des instructions plus complexes sont plus difficiles à se diviser en étapes. Étapes qui sont importantes pour une instruction mai sera pas requise pour une autre instruction avec le SCRC.

Le riche ensemble de modes d'adressage qui sont disponibles dans les architectures CISC peuvent provoquer des dangers de données lorsque le pipelining est introduit. Dangers de données qui sont peu susceptibles de se produire dans les architectures RISC en raison de la plus petite sous-ensemble d'instructions et de l'utilisation de l'instruction de charge à stocker la mémoire devenu un problème dans le SCRC architectures. Instructions CISC qui écrivent des résultats à la mémoire doivent être manipulés avec précaution. Transmission des solutions utilisées pour permettre le résultat écrit aux registres d'être disponibles pour l'entrée dans la prochaine instruction devenu plus complexe lorsque des emplacements mémoire qui peuvent être abordés dans les différents modes peut être consulté. Écrire après Lire les risques doivent être pris en charge lorsque l'instruction CISC mai incrémentation automatique d'un registre au début de mai les étapes qui seront utilisés par l'instruction préalable, à un stade ultérieur.

Le SCRC a ajouté la complexité rend de plus grandes longueurs de pipelines de prendre en compte plus de décodage et la vérification. Utilisation de l'Larson et Davidson équation de coûter leur papier "-Design efficace des fins spéciales» Processeurs: A Fast Fourier Transform Case Study 'pour calculer le nombre optimal de niveaux de pipeline pour un processeur peut être démontré RISC architectures pipelines suite plus petits. Garder les valeurs des berges d'un cours d'instruction et des portes logiques pour les phases statiques on peut démontrer que la longueur optimale augmente avec la taille du pipeline du fetch exécuter cycle.

En effet, avec un grand nombre de portes logiques pour un cycle de chercher exécuter les portes supplémentaires requises pour les étapes ont moins d'impact. Que des architectures RISC sont plus simples jeux d'instructions CISC que le nombre de portes impliqués dans le cycle de chercher exécuter comparer sera bien inférieure à ce domaine de l'architecture CISC. Par conséquent, les architectures RISC aura tendance à avoir plus petites longueurs de canalisation optimale que les processeurs plus général.

RISC architectures n'ont Suite pipelining plus que les architectures CISC et ne se prêtent à des canalisations plus petites. Cela ne signifie cependant pas que l'architecture CISC ne peut pas gagner de pipeline ou qu'un grand nombre de niveaux de pipeline sont mauvais (bien que la chasse d'eau d'une canalisation deviendrait préoccupante).